| Titre : | Approche pour partitionnement et ordonnancement des taches HW/SW dans les architectures à composants reconfigurable |
| Auteurs : | Cheikh Benaissa, Auteur ; Mohamed Cheddad, Auteur ; khadidja yahyaoui, Auteur |
| Type de document : | texte manuscrit |
| Editeur : | Université mustapha stambouli de Mascara:Faculté des sciences exactes, 2016 |
| Format : | 84p. / ill. en coul. / ill. en coul. |
| Accompagnement : | disque optique numérique (CD-ROM) |
| Langues: | Français |
| Résumé : |
Dans les systèmes embarqués L’ordonnancement doit être capable d’ordonnancer les tâches dés leur arrivée. Donc, nous devons minimiser le temps d’exécution afin de préserver la performance du système. Le problème d’ordonnancement dans les systèmes dynamiquement reconfigurables est très diffèrent des problèmes classiques d’ordonnancement. Dans les problèmes d’ordonnancement classiques, les tâches sont exécutées sur le processeur ; dans les systèmes reconfigurables, des tâches sont exécutées en concurrence comme des tâches matérielles sur le composant reconfigurable pendant que les autres tâches sont exécutées comme des tâches logicielles sur le ou les processeurs. Ce qui rend le problème de partitionnement et d’ordonnancement plus complexe c.a.d NP-complet. Nous sommes intéressés à la résolution du problème de partitionnement et d’ordonnancement des tâches à implémentation logicielle et matérielle, des algorithmes génétiques utilisés pour la résolution de cette problématique étaient cités. Nous avons fait la modélisation du système à concevoir. Nous avons modélisés notre système à concevoir en spécifiant ses entrées, ses sorties, ses fonctions de transformation, son contrôle ainsi que les objectifs tracés. Après implémentation des algorithmes optés, les résultats numériques et graphiques montrent dans tous les cas des exemples nos objectifs sont atteints : minimisation du temps d’exécution de notre application sous forme de graphe de tâches de type DAG( directed Acyclic Graph) ainsi que la maximisation de la surface occupée du FPGA. Comme perspectives, nous envisagerons l’implémentation des approches adoptées dans une architecture reconfigurables à 3 dimensions. |
Exemplaires (2)
| Code-barres | Cote | Support | Localisation | Section | Disponibilité |
|---|---|---|---|---|---|
| SE00349T | INF22 | Livre audio | Bibliothèque des Sciences Exactes | 7-Mémoires Master | Libre accès Disponible |
| SE00350T | INF22 | Livre audio | Bibliothèque des Sciences Exactes | 7-Mémoires Master | Libre accès Disponible |
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